背面供电被称为游戏规则改变者——一项突破性技术，也是 CMOS 缩放的下一个伟大推动者。
它有望带来显著的PPA改进，包括更快的开关速度、更低的电压降和更低的电源噪声。尽管晶圆极度减薄、晶圆键合以及前端多层工艺堆叠导致的光刻图案变形对前端工艺造成了重大干扰，但它仍有望在2纳米节点以下实现这些优势。
尽管面临这些挑战，领先的代工厂仍在不断取得进展。英特尔目前正在利用其 PowerVia 技术提高其 18A 节点的良率。台积电预计将于 2026 年在其 N16 节点上实现其用于 HPC 应用的 Super Power Rail 技术。三星正在研发 BPDN 技术，但尚未公布具体的量产时间表。
背面供电将电源转移到晶圆背面，只留下信号通过正面互连进行传输。从根本上讲，它就是将电力直接输送到需要的地方。
“我们希望为晶体管提供更优质的供电，”imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 表示。“因此，我们并没有像瀑布一样将电源向上穿过 15 层的后端堆叠，避免高阻抗和电阻损耗，而是将电源放置在靠近晶体管的下方。这样可以更有效地解耦前端器件。”
巧妙地将供电网络与数据传输分离，对高性能计算 (HPC) 设备尤其有利。背面供电解决了日益严重的寄生电压 (IR) 降问题，该问题会大幅降低产品性能，并且会随着工艺节点的推进而恶化。背面供电网络 (BPDN) 通过在背面使用略粗、电阻更低的线路供电，而非低效的正面供电方式，由于电压下降更少，可将功耗降低高达 30%。硅片正面互连线可腾出空间，仅用于布线信号互连，并且由于昂贵的 EUV 光刻步骤更少，成本甚至可以更低。
英特尔副总裁兼互连和内存技术集成总监 Kevin Fischer 表示：“直接采用背面供电具有巨大的成本效益，因为成本的最大驱动因素是光刻工序。如果将间距推到极限，就必须切换，例如从 193nm 浸没式工艺切换到 EUV 工艺，或者从 EUV 工艺切换到间距加倍方案。我们完全采用正面直接印刷，无需进行间距划分，这意味着所有层都只需进行一次沟槽加工和一次通孔加工。虽然背面仍然需要添加层，但这些是几百纳米厚的粗金属线，因此相对便宜。”
尽管如此，背面电源技术为晶圆厂带来了全新的设备，例如晶圆研磨系统，它可以大幅减薄硅晶圆（至<100纳米），以及晶圆间键合系统。“这涉及许多新设备，例如晶圆键合和晶圆研磨，这在半导体行业并不常见，”Fischer说道。“此外，你还必须进行前后对准。这些工艺我们以前从未做过。”
除了掌握这些工艺之外，背面供电还引入了全新的应力分布，必须加以管理。例如，背面金属化和硅通孔 (TSV) 中使用的不同材料之间的热膨胀失配会产生机械应力，从而可能影响晶体管的特性。有团队最近利用虚拟制造技术开展了一项研究，结果表明，与传统的正面连接方案相比，背面直接连接方案会给环栅晶体管带来显著的额外应力。
转向背面供电对设计和制造都产生了重大影响。“一个很大的好处是，你可以释放大量原本会被电源占用的布线资源，” Synopsys高级产品经理 Jim Schultz 表示。“但是，要利用所有这些额外的信号布线，需要 EDA 方面进行大量的改造，因为几十年来我们一直采用一种方式——试图最大限度地提高电源和信号布线的效率。这是一个巨大的改变。”
另一方面，布线选项也更多了。“由于布线资源丰富，额外的自由度应该会让问题更容易解决，”Schultz 指出。“例如，可以通过在导线之间增加两倍间距来减少交叉耦合。这有助于改善电磁性能。如果我有两条信号线相邻，我可以将其分开，从金属 3 到金属 5，再以马蹄形布线。所以，有了新的选择。”
其他人也表示赞同。“从设计角度来看，这确实有很大好处，”菲舍尔说。“我们发现布线工具的易用性得到了提升，因为它们无需连接电网即可运行。而且，由于我们可以直接打印所有金属层，我们无需处理通常非常复杂的间距划分规则。”
更直接的电力输送也能提高电力利用率。“通过提高电力利用率，有源晶体管的密度可以得到更好的扩展，”英特尔的菲舍尔说道。“电力利用率取决于每个单元所能获得的电力，这可以更有效地利用晶圆上的晶体管。与不使用背面供电相比，使用背面供电后，晶体管的利用率提高了约 10%。”
背面供电方案提供了正面金属间距的一次性放宽，这可能有助于延迟一个或两个节点用低电阻金属（例如细间距层中的钌）替换铜互连。