有没有可能发展出拼装架构芯片来提高良率

比如现在dUV的极限是5纳米是多重曝光,那么良率就非常不好看,成本也会高到完全无法接受
那么有没有可能多发展一条线路呢,那就是拼装架构,本来1块1c㎡大小的CPU,现在搞新的架构,让他适合进行组装,比如把本来1c㎡大小的,变成六块,甚至更多,可以3d组装,也可以二2d组装,同样晶体管密度性能由于传输损耗降低了5%,但是良率提高了六倍！在封装之前先进行,多维组装工艺！那样性价比超高,把duv利用潜力用到极限
5纳米的话可以临时撑很多年,进行过渡的话非常的有用