zyqn xc7z020求助

本楼是74ls161的逻辑代码：
`timescale 1ns / 1ns
module x74ls161(
input CL_n,
input CP,
input [3:0]A,
input EP,
input ET,
input LD_n,
output reg[3:0]Q,
output RCO
);
always@(posedge CP or negedge CL_n)
if(CL_n)
if(!LD_n)
Q=A;
else if(EP&ET)
Q=Q+1;
else
Q=Q;
else
Q=4'b0000;
assign RCO=(Q==4'b1111)?1:0;
endmodule

本楼是顶层代码：
`timescale 1ns / 1ns
module task5_1(
input Clk,
input Reset_n,
output [3:0]counter,
output rco,
output t
);
parameter MCNT=24_999_999;
reg [24:0]cnt;
reg clk=0;
assign t=clk;
always@(posedge Clk or negedge Reset_n)
if(!Reset_n)
cnt<=0;
else if(cnt==MCNT)
cnt<=0;
else
cnt<=cnt+1;
always@(posedge Clk)
if(cnt==MCNT)
clk<=~clk;
else
clk<=clk;
x74ls161 x74ls161_inst0(
.CL_n(Reset_n),
.CP(clk),
.A(0),
.EP(1),
.ET(1),
.LD_n(1),
.Q(counter),
.RCO(rco)
);
endmodule

时钟约束？

把顶层里第二个always并到第一个去试试

你的底层逻辑写的不对，综合器直接把Q忽视掉了

module x74ls161(
input CL_n,
input CP,
input [3:0]A,
input EP,
input ET,
input LD_n,
output reg[3:0]Q,
output RCO
);
always@(posedge CP or negedge CL_n)begin
if(!CL_n)
Q<=4'b0000;
else if(!LD_n)
Q<=A;
else if(EP&ET)
Q<=Q+1;
else ;
end
assign RCO=(Q==4'b1111)?1:0;
endmodule
//这么写实测灯是正常亮的