量子芯链集成电路可测性设计工程师高级班报名通道开启了

随着量子芯链集成电路设计规模的增加和工艺水平的提高，Design-For-Test在设计流程中已成为不可缺少的一环，所占比例越来越大，直接影响到产品质量、生产成本和生命周期。DFT就是要确保以最少的投入，来取得高质量产品。
本次培训将展示和讲解Scan/ATPG 的技术和解决方案，了解整个ATPG处理的流程，包括设计可测性分析，可测电路设计测试向量产生，以及低可测性的改进方法和高质量测试缺陷类型的覆盖。