首先恭喜包老师的团队，成功完成了香山cpu研制。并在1Ghz下，SPEC 06跑出了7.1分的成绩，对于一个基本由在校学生为主力的团队，这是非常难能可贵的。
但我们要知道，频率差异较大时，处理器表现出的性能其实差异是很大的。
原因也很简单：处理的频率在变，但存储器DDR的频率是基本不变的。这会导致访存延迟发生剧烈的变化，而spec测试尤其是整数测试对访存延迟是高度敏感的。
举个例子：假设某cpu在3Ghz下，访存延迟是100ns。而对性能产生影响的实际是访存的cycle数，此时处理器核访存的延迟是 100ns/(1/3Ghz)=300 个cycle。
我们如果将CPU的频率降低到1Ghz，此时core访存的cycle数为：100ns/(1/1Ghz)=100 个cycle。
处理器核访存的延迟降低了70%！
当然实际情况不会降低这么多，因为100ns的延迟不仅仅是DDR访问延迟，还有cpu内的互联等延迟，这部分随CPU频率降低延迟会增加。
但总的趋势肯定是CPU频率降低，DDR频率不变，core的访存延迟cycle数显著下降。导致spec测试成绩会显著上升。
但我们要知道，频率差异较大时，处理器表现出的性能其实差异是很大的。
原因也很简单：处理的频率在变，但存储器DDR的频率是基本不变的。这会导致访存延迟发生剧烈的变化，而spec测试尤其是整数测试对访存延迟是高度敏感的。
举个例子：假设某cpu在3Ghz下，访存延迟是100ns。而对性能产生影响的实际是访存的cycle数，此时处理器核访存的延迟是 100ns/(1/3Ghz)=300 个cycle。
我们如果将CPU的频率降低到1Ghz，此时core访存的cycle数为：100ns/(1/1Ghz)=100 个cycle。
处理器核访存的延迟降低了70%！
当然实际情况不会降低这么多，因为100ns的延迟不仅仅是DDR访问延迟，还有cpu内的互联等延迟，这部分随CPU频率降低延迟会增加。
但总的趋势肯定是CPU频率降低，DDR频率不变，core的访存延迟cycle数显著下降。导致spec测试成绩会显著上升。
