回复：Verilog有关的问题免费回答！长期有效！

您好我想请问一下verilog怎么知道一个数值的位宽呀？我查到了下面这个，但是我打印出的结果都是0
reg [9:0] a;
reg [9:0] b [5:0];
initial begin
$display("a Size ", $size(a));
$display("a Bits ", $bits(a));
$display("b Size ", $size(b));
$display("b Bits ", $bits(b)) ;
end

////////代码
begin
for (CounterE=0;CounterE<=499;CounterE=CounterE+1)
begin
Decode[CounterE]=States[PathMin][3][499-CounterE];
end
Counter7=Counter7+1;
end
//////////////
您好，我想请问这个for循环在综合的时候为什么会报错“For loop stop condition should depend on loop variable or be static.”啊？