1. 如图所示时序路径示意图，椭圆表示组合逻辑，FF1/FF2表示寄存器，A表示数据输入端口，CLK表示时钟输入端口，Z表示数据输出端口，下图选项描述正确的是：
A. 只要在端口CLK上创建时钟，即可约束A->Z之间的组合逻辑的延时
B. 只要在端口Z上设置输出延时，即可约束FF2 -> Z之间的组合逻辑的延时
C. 只要在端口CLK上创建时钟，即可约束FF1->FF2之间的组合逻辑的延时
D. 只要在端口A上设置输入延时，即可约束A->FF1之间的组合逻辑的延时
解析：
如上图所示，共有四条时序路径。
1：从输入端口A到FF1的D端；
要满足的时序要求为（其中Tsetup为寄存器建立时间要求）：
Tclk - Tin_delay - T1 - Tsetup> 0;
故只要有了Tclk ,Tin_delay的的信息，EDA工具便可以完成对T1（A->FF1之间的组合逻辑的延时）的约束。
2：从FF1的CLK端到FF2的D端；
要满足的时序要求为（Tcq（寄存器输出延时），Tsetup（建立时间要求））：
Tclk - Tcq - T2 - Tsetup> 0;
故只要有了Tclk的信息，EDA便可以根据上面的要求去约束T2（FF1->FF2之间的组合逻辑的延时）。
3：从FF2的CLK端到输出端口Z；
要满足的时序要求为：
Tclk - Tcq - T3 - To_delay- Tsetup > 0;
其中Tcq（寄存器输出延时），Tsetup（为Z端口后面寄存器的建立时间要求）为工艺库有的信息，因此只要有了Tclk ，To_delay （输出端口延时），EDA就可以去约束T3（FF2 -> Z之间的组合逻辑的延时）。
4：从输入端口A到输出端口Z。
对于A至Z之间的组合逻辑F的延时的约束。可以看到，A到Z端两边有寄存器。对于时序约束条件如下：
Tclk - Tin_delay -TF - To_delay- Tsetup > 0;
如果只是建立了clk，也就只是有了Tclk。而没有设置端口Z端的输出延时To_delay,以及输入端口A端的延时Tin_delay 故因此EDA不能完成对TF的约束。
