IC攻城狮求职宝典 EKW-模拟版图面试题答案

1. 请说一下从项目开始到版图tapeout的工作流程，越详细越好？笔试题、面试题
• 了解项目相关信息：首先和相关同事沟通了解项目相关的信息，如工艺信息，项目路径信息，design rule文档，验证文件路径，人员信息，封装信息等。
• 建立工作环境：包括添加基础库，建立自己的工作库，调整display，bindkey等。然后熟悉一下基础库，进行简单的rule的验证。

完成Floor plan：先做版图示意图，（版图示意图有可能电路做也可能是layout做，）进行FLoorplan的时候要先放PAD，确保封装可行，同时把ESD的面积要先占了，先和电路沟通，按电路要求摆放cell位置，然后注意cell的属性，把噪声cell和模拟cell分开，模拟cell尽量放到芯片的中间，特别是BG等重要cell，不可以放到芯片的边缘。和电路协商后，调整cell位置，确定cell位置。同时安排人员进行cell Floor plan，调出来cell的Floor plan，预估面积，调整cell的形状。进行电源，地线，大电流metal路径初步规划，完成初步的FLoorplan。
• 完成cell版图：根据人员的能力安排同事进行cell，安排的时候要把cell的注意点，和同事交代一下，在同事完成cell的布局的时候，如何TOP Floor plan有变化，要随时和同事沟通，尽量把效率最大化，减少反复工作的出现。在cell完成时候要检查关键点是否符合电路要求。比如匹配画的是否够好。
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cell review：根据cell的完成和电路的改动，优化FLoorplan。一边画，一边根据实际情况进行优化，在cell都完成后进行cell review。
• 连线：信号线要注意敏感线，噪声线，和需要单独隔离的线的屏蔽。电源、地线走线要注意尽量宽，走线连接模块注意网格和树形连接，跳线注意孔的个数尽量8个以上，大电流的地方注意过电流能力计算。最后最好在线的上面用test标注线的名字，我觉的这是非常好的习惯，方便连接的准确性，减少LVS错误，同时方便查看线的隔离做的好坏，也方便电路看版图的时候找线方便。
• 过验证：过DRC，LVS，ANT验证，同时如果有些无法解除的错要和电路，工艺方面沟通是否可以wave掉，比如destiny问题。选择我们自己加dummy还是工艺厂加。
• Checklist：完成TOP后，要用checklist文件进行复查，防止人为的一些低级错误的发生。
• TOP view：版图准备好，要和项目组相关人员开一个TOP view会议，在把关键的问题，也就是checklist文档上问题，主要还是ESD，Latchup等相关的地方，还有封装等在确认一下，如果有要改的就优化一些。
• Tapeout：按照公司的流程，导出数据。
• Crosscheck：按照公司流程，做数据复查。没有问题整个流程就完成了。

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