回复：麻烦问下 AMD9500 有BUG?

我来告诉你core架构的bug
http://www.it.com.cn/f/diy/061/27/228664.htm

我来告诉你core架构的bug 

作者： ·老坤 2008-10-7 10:35 　 回复此发言 删除 
 
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2006-1-27 10:02:00　文

E84是2006年出的？你是火星了还是穿越了还是其他怎么了？

L3 BUG的补丁是以降低性能为代价的

http://diy.ccw.com.cn/hotnews/htm2006/20060825_205849.htm

E6 X6都有，E8也没说修复。

所有的CPU都有BUG，只有触发几率大小�

E6 X6都有，E8也没说修复。 

所有的CPU都有BUG，只有触发几率大小。 
 
 
 作者： ·老坤 2008-10-7 10:44 　 回复此发言 删除 
 
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恩，全部65nm的

怎么完全没看到有人反应过受到E6的bug导致出现问题的报告？

根本没体现出来的bug也叫bug？

难道叫BUS�

难道叫BUS？ 
 
 
 作者： ·老坤 2008-10-7 10:49 　 回复此发言 删除 
 
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恩。。一个bus车死你。
哈哈哈哈�

中关村说的

淘宝上卖的X4 9500是B2版本，即是存在TLB错误 

TLB错误是指什么意思呢?

好像是L3缓存协议方面的问题。一般家庭用户一辈子估计都碰不上一次.

错误描述：处理器操作可能不是原子性的，在二级缓存中改变页面转换表项目中从0b到1b地址的被访问过的或脏字节。在一个细小的时间间隔内，在修改过的复制数据返回二级缓存之前，其他缓存操作可能引起失效的页面转换表项目被安装在三级缓存中。另外，如果在该时间间隔期间检测到该缓存行，处理器不会对该被访问过的或脏字节，以及可能发生错误的数据进行无关的缓存操作。系统可能会通过一次机器检测事件，报告发生了一次三级缓存协议错误。在这种情况下，MC4状态寄存器(MSR 0000_0410)的内容将会是B2000000_000B0C0F或BA000000_000B0C0F。MC4地址寄存器(MSR 0000_0412)的内容将会是26h。



补丁原理：内核补丁解决方案取决于二级缓存迁出问题的根本原因。只有当TLB需要在一个页表项目中设置一个A或D位时，问题才暴露。如果TLB永远不需要设置一个A 或D位，错误则不会出现。通过使用当前的可写位对A和D位进行仿真，补丁程序将确保经常对实际的A和D位进行预设。当首次访问一个未对仿真A位进行设置的页面时，并且当首次写访问一个未对仿真D位进行设置的可写页面时，通过对一个错误页面进行强制而完成该处理。仿真A和D位存储在位寄存器中，操作系统通常可以在页表项目中取得它。

BUG名为：旁路转换缓冲(TLB)错误