吧里有会verilog的大神吗？问题求解。。。

我想实现延迟赋值，开始的时候用的#+时间，但是综合的时候不让用#怎么破。。下面是问题：
wire a；
reg b；
always @ （a）
begin
#100000；
b=a;
end
就是说想让wire类型的a每次变化之后过一段时间再赋值给b。。。能做到不用#实现吗？谢谢各位大神了