【计算机组成实验】苦逼妓院学生verilog问题求解

我们系计算机组成要做一个流水线cpu我的想法是让寄存器延迟赋值，用#时钟周期来实现，但是综合时候不能用#了。。。总之有木有方法能实现：
wire a;
reg b;
always @(a)
begin
#10000;
b=a;
end
就是让b的值延迟一会再传给寄存器a啊~~~大神求解~~~

你可以定义一个0~9999的counter，每个时钟上升沿+1,若满9999的时候，时钟上升沿来时归零，同时赋值给下一个寄存器。
当然了，还得有个rst_n信号，rst_n=0时counter也归零。

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首先流水作业是靠每个时钟周期计算机并行的去做N件事情，不是靠延时去实现。
建议先考虑好需要几级流水，都做些什么操作，有了系统结构再考虑怎么实现。
你的问题可用时钟控制
always@(posedge clk)begin
b_r<=b;
end
always@(posedge clk)begin
a<=b_r;
end
这样可延时一个时钟周期

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