．某机字长8 位，CPU地址总线16位，数据总线8位，存储器按字节编址，CPU 的控制信号线有：MREQ#（存储器访问请求，低电平有效），R/W#（读写控制，低电平为写信号，高电平为读信号）。试问：
① 若该机主存采用16K×1位的DRAM芯片（内部为128×128阵列）构成最大主存空间，则共需多少个芯片？若采用异步刷新方式，单元刷新周期为2ms，则刷新信号的周期为多少时间？刷新用的行地址为几位？
② 若为该机配备2K×8位的Cache，每块8字节，采用2路组相联映象，试写出对主存地址各个字段的划分（标出各个字段的位数）；若主存地址为3280H，则该地址可映象到的Cache的哪一组？
③ 若用2个16K×4位的SRAM芯片和2个8K×8位的SRAM芯片形成32K×8位的RAM存储区域，起始地址为0000H，假设SRAM芯片有CS#（片选，低电平有效）和WE#（写使能，低电平有效）信号控制端。
（1）试画出地址译码方案；写出RAM的地址范围。
（2）并画出SRAM与CPU的连接图，请标明SRAM芯片个数、译码器的输入输出线、地址线、数据线、控制线及其连接。
