3D堆叠是正确的方向，国内在这块技术并不差

未来我们看到的芯片可能不是一片而是一块，这对于提高单卡性能是一个很好的选择，能一定程度上绕开euv（虽然这个无所吊谓，光刻工艺基本上走到头了）

虚实之道，实则虚之，虚则实之…会不会我们已经攻克了EUV，故意放烟雾弹，把西方引入歧途

不感兴趣

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3D堆叠就相当于球形，球型间隙大，密度还不如2D堆叠，3D的散热和制造难度都上升了几个等级，比如你的光刻机就得五轴联动，得不偿失的方案，华为就是起新名字哗众取宠炒作

根据现在外界对3D堆叠的概念来说，已经落后逻辑堆叠了吧，一个是皮贴皮，一个是自己本来就能长出来多一部分

都叫3D折叠，不是一回事儿，台积电英特尔是把die通过cowos，Co-EMIB封装，而华为是晶体管折叠，在一枚die上堆叠多层晶体管，目前不知道怎么实现的，只有几张成型图示，华为没有公开原理，我个人猜测是通过多次刻蚀+沉积，然后在上介质层重复析出

请问国产浸润式DUV还要多久才能官宣啊？哎

3D堆叠并不是逻辑折叠，传统的3D堆叠，两颗芯片叠在一起，各自功能独立，设计不耦合。逻辑折叠完全不同，它是一张平面电路被“撕开”、“折叠”成上下两层，功能相互穿插、信号彼此依赖，单独任何一层都无法工作。
效果是直观的。折叠之后，两个寄存器之间的距离从毫米级降到微米级，原本维持长距离信号传输的buffer削减50%以上，这些buffer不贡献任何用户可感知的功能，纯粹是为物理距离支付的隐形税。

五年前传的沸沸扬扬的堆叠技术，其实就是韬定律

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逻辑折叠，不是3D堆叠。就是把二维平面的门电路，关键复用路径提起来单独做一层，然后层之间键合形成完整的电路。学数字电路的很容易理解吧。像华为说的也可以多提一两层，总共三层甚至四层一起键合，形成完整电路。目前他们还是基于二维平面的IP架构来提一层做逻辑折叠，以后要做的是设计专门用于逻辑折叠的IP架构，那样就nb了。
你说的3D堆叠，还是基于二维平面门电路的思路，用普通EDA就形。逻辑折叠电路，就要全新的EDA了，也就是北大发的那个东西

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